ID do artigo: 000076597 Tipo de conteúdo: Solução de problemas Última revisão: 29/10/2015

** Aviso nofile(37) em região protegida.

Ambiente

    Simulação
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição Você pode experimentar o aviso acima ao simular um controlador de memória DDR3 UniPHY baseado em VHDL com ModelSim. Quando o controlador de memória DDR3 é gerado em VHDL, todos os submodulados Verilog e SystemVerilog são criptografados para permitir simulação com um simulador de linguagem única. Se ocorrer um aviso no arquivo criptografado, uma mensagem enigmática como a acima será gerada.
Resolução

Certifique-se de que os arquivos DDR3 estejam sendo compilados no pedido especificado no arquivo msim_setup.tcl no diretório _sim. Qualquer arquivo compilado fora de ordem pode resultar no aviso acima.

Se você ainda ver o aviso acima após compilar os arquivos na ordem correta, você precisará criar um controlador de memória DDR3 UniPHY baseado em Verilog e usar os arquivos Verilog e SystemVerilog não criptografados no lugar do fileset criptografado para isolar a fonte do aviso. Isso requer um simulador de linguagem dupla, como o ModelSim SE.

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