ID do artigo: 000076599 Tipo de conteúdo: Solução de problemas Última revisão: 14/02/2012

Exemplo de design para Arria V com interface de memória dura usa clock errado

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Este problema afeta DDR2 e DDR3, QDR II e RLDRAM II Produtos.

A malha de interface de memória dura no Arria V suporta clock taxas de até 267 MHz. O exemplo de design fornecido com o IP é com clock de pll_afi_clk533 MHz. O design de exemplo deve ser re clocked em vez pll_half_afi_clk disso.

Resolução

A solução alternativa para este problema é modificar o design do exemplo para usar em pll_half_afi_clk vez de pll_afi_clk as the clock.

Este problema será corrigido em uma versão futura.

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Este artigo aplica-se a 1 produtos

FPGAs Arria® V e FPGAs SoC

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