ID do artigo: 000076613 Tipo de conteúdo: Solução de problemas Última revisão: 28/02/2019

Por que o kit de ferramentas de depuração EMIF informa que os sinais Stratix® 10 DDR4 CKE*, ODT* e RESET não são realizados?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Interfaces de memória externa Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O kit de ferramentas de depuração EMIF não altera os sinais Stratix® 10 DDR4 CKE* e ODT* diretamente porque a especificação DDR4 não os inclui no cálculo de paridade de endereço/comando.

Resolução

Na seção Margens de endereço/comando, o kit de ferramentas de depuração EMIF relata todos os sinais que podem ter um atraso. Ainda assim, as margens são apenas relatadas sobre sinais que são calibrados explicitamente.
No entanto, os sinais de CKE*, ODT* e RESET são calibrados implicitamente com base no nível CS* / correção de falhas, portanto, suas margens não são relatadas.
Os sinais CKE*, ODT* e RESET são programados com o mesmo valor de configuração de atraso que os sinais CS*.

Observe que o caractere * refere-se ao número do rank de memória.

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Este artigo aplica-se a 1 produtos

FPGAs Intel® Stratix® 10 e FPGAs SoC

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