ID do artigo: 000076614 Tipo de conteúdo: Mensagens de erro Última revisão: 08/01/2019

Erro(13149): sistemas EMIF/PHYLite que compartilham um clock de referência PLL não têm entradas de reinicialização idênticas para seguir io_aux átomos

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • PHY Lite para interfaces paralelas Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Quando você implementa uma Intel® Arria® 10 Interfaces de memória externa IP e um IP Intel Arria 10 PHYLite compartilhando o clock de referência PLL e redefinindo na mesma coluna de E/S, você pode ver este erro de ajuste.

     

    Resolução

    Para resolver este problema, amarre a porta de reinicialização Intel® Arria® 10 PHYLite IP para "1".  

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC

    Isenção de responsabilidade

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