ID do artigo: 000076616 Tipo de conteúdo: Documentação e informações do produto Última revisão: 17/10/2019

Como as etapas mem_clk de atraso dos controladores Intel® UniPHY IP podem ser alteradas pelo fluxo ECO?

Ambiente

    Intel® Quartus® Prime Standard Edition
    Interfaces de memória com UniPHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Para fins de depuração investigativa, às vezes é útil alterar as etapas de atraso de E/S de sinais de memória externa (por exemplo, mem_clk etapas de atraso) dos controladores Intel® UniPHY IP usando o fluxo de ordem de alteração de engenharia (ECO).

Resolução

Por exemplo, abaixo estão as etapas para alterar o atraso D5.


1. Abra o Planejador de Pinos, selecione o pino mem_clk que você deseja atrasar e clique com o botão direito e escolha Localizar nó > Localize no Visualizador de propriedades de recursos.

2. No Visualizador de propriedades de recursos, selecione todos os mem_clk pino.

3. Selecione o pad nas janelas propriedades, localize a cadeia de atrasoS D5 e selecione novo valor.

4. Depois de selecionar o valor D5, vá para o Visualizador de propriedades de recursos e selecione Verificar e salvar todas as alterações da lista de rede.

5. Execute o montador para regenerar o novo arquivo de programação .sof.

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