Por que a simulação ModelSim mentor* do exemplo Intel® FPGA de design do núcleo IP Ethernet de velocidade tripla funciona para sempre?

Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 19.2 Intel® FPGA, a opção de design de núcleo IP Ethernet de velocidade tripla mac 2xTBI PCS E-tile , quando a opção "Habilitar reconfiguração dinâmica transceptor de E-tile" é selecionada, a simulação do Mentor* Modelsim funcionará para sempre.

Isso se deve ao Intel® Stratix® de 10 portas E-tile Avalon Memory Map reconfig_clk e reconfig_reset não estar conectadas corretamente no arquivo de banco de teste de simulação de simulação mentor* Modelim do exemplo de projeto.

Para resolver este problema em versões existentes do Intel® Quartus® Prime Pro Edition do software, modifique os seguintes arquivos de banco de teste mentor* Modelsim

• \testbench_verilog\\eth_tse_0_testbench_tb.v
• \testbench_vhdl\\eth_tse_0_testbench_tb.vhd
  

1. Declare as seguintes portas de reconfig Avalon-MM como fios (fio reconfig_clk_0, fio reconfig_reset_0, fio [18:0] reconfig_address_0, fio reconfig_write_0, fio [7:0] reconfig_writedata_0, fio reconfig_read_0, fio [7:0] reconfig_readdata_0 e reconfig_waitrequest_0)
2. Atribua reg_clk no painel de testes para reconfig_clk_0 e redefinir na bancada de testes para reconfig_reset_0.
3. Amarre os seguintes sinais a 0: reconfig_address_0, reconfig_write_0, reconfig_writedata_0 e reconfig_read_0.

Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition v20.3.