ID do artigo: 000076646 Tipo de conteúdo: Documentação e informações do produto Última revisão: 30/05/2017

Como corrigir violações de sincronização entre o c2p_write_clk e o pll_write_clk para um design Stratix V DDR3?

Ambiente

  • Intel® Quartus® II Subscription Edition
  • Controlador SDRAM DDR3 com UniPHY Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Para um design Stratix® V DDR3 UniPHY, você pode ver violações de sincronização em caminhos de dados entre os domínios c2p_write_clk e pll_write_clk clock.

    Resolução

    Para resolver essas violações de tempo de espera, siga as etapas abaixo:

    1) No arquivo ip-<IP_variation_name>if0_pll0.sv, definido

    parâmetro WRITE_CLK_PHASE = "938 ps"

    2) No arquivo ip-<IP_variation_name>if0_p0_parameters.tcl, definido

    set::GLOBAL_mem_if_ddr3_emif_example_design_example_if0_p0_pll_phase(PLL_WRITE_CLK) 270.0

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    FPGAs Stratix® V

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