Quando uma interface de Arria® DDR4 10 corretamente parametrizada é configurada para uma frequência de clock de memória de 1200 MHz em um dispositivo Arria de 10 FPGA de velocidade, algumas configurações podem mostrar pequenas violações de sincronização de captura de leitura no DDR do relatório TimeQuest.
Aqui estão algumas técnicas para melhorar as margens de tempo de captura de leitura. Estes são aplicáveis para qualquer configuração DDR4 IP e não apenas para operação de 1200 MHz.
1) Ler DBI: selecione a opção DBI do parâmetro DBI da guia de memória IP DDR4. Certifique-se de que você também selecione o parâmetro de configuração de latência CAS de memória correta para Ler DBI na tabela de velocidade da folha de dados do dispositivo de memória DDR4 para sua configuração e frequência operacional.
2) Distorção do grupo DQS: reduza o valor da distorção máxima do sistema dentro do grupo DQS sob a guia DDR4 IP Board . O padrão é definido como 20ps, mas as inclinações mais baixas são alcançável com layout pcB cuidadoso.
3) Utilize um dispositivo de memória DDR4 de grau de velocidade mais rápido.
4) Recalibração periódica de OCT: opere o IP de memória DDR4 em uma configuração em que a recalibração periódica de OCT é suportada. Consulte a janela de mensagem de parametrização no editor de parâmetros QSYS e haverá uma mensagem para indicar se a recalibração periódica de OCT está habilitada.
Nem todas as configurações DDR4 suportam esse recurso. Observe que, se a recalibração periódica de OCT estiver habilitada, ela impede que o aplicativo do usuário acesse a memória DDR4 por um curto período de tempo quando a recalibração ocorrer.
Para obter mais informações, consulte a seção recalibração periódica de OCT no capítulo 2 do Volume 3 do manual EMIF , onde ela mostra como calcular esse atraso.
Nas predefinições de memória DDR4, a configuração padrão faz com que a recalibração periódica de OCT seja desabilitada. Para habilitar:
- Desmarque o parâmetro FPGA de E/S Use as configurações padrão de E/S.
- Para o endereço/comando e o clock de memória, altere o padrão de E/S para SSTL-12 Classe I e defina o modo de saída como sendo uma força atual.
Execute simulações de nível de placa para otimizar a integridade do sinal, a força da unidade e terminações para sua interface.