Problema crítico
Descrição
Se você gerar uma instância do núcleo rapidIO IP em Qsys e especificar linguagem de saída VHDL, seu núcleo RapidIO IP não pode simular com êxito com o simulador Aldec Riviera-PRO.
Consulte também o RapidIO Variações de núcleo IP com falha Avalon-MM slave module em VHDL Qsys Sistemas, sistemas.
Resolução
Este problema não tem solução. Você pode simular o núcleo de IP com o simulador Mentor Graphics ModelSim, o simulador Cadence NCSIM, ou o simulador de sinopse VCS-MX, em vez disso.
Este problema será corrigido em uma versão futura do RapidIO Núcleo IP.