Ao segmentar os dispositivos Intel® Arria® 10, Intel® Cyclone® 10 GX ou Intel® Stratix® 10, os componentes de exemplo de design IP JESD204B (IOPLL/Core PLL e ATX PLL) compartilham a mesma frequência de clock de referência com o clock de referência do CDR.
Você pode ver erros no software Intel® Quartus® Prime Pro Edition v17.0 ou mais recente durante a geração ou compilação de exemplos de projeto DE IP JESD204B. Isso se deve à frequência de clock de referência selecionada não ser válida para outros componentes de exemplo de projeto.
A seguir, exemplos de mensagens de erro que podem ser vistas:
Erro: altjesd_ed_qsys_RX_TX_xcvr_atx_pll_0.xcvr_atx_pll_0: "N counter" (atx_pll_ref_clk_div) 0 está fora do alcance: 1-2, 4, 8
Erro: altjesd_ed_qsys_RX_TX_xcvr_atx_pll_0.xcvr_atx_pll_0: "Frequência do clock de referência do modo automático PLL (Inteiro)" (set_auto_reference_clock_frequency) 34.5 está fora do alcance
Erro: falha no qsys-generate com o código de saída 3
Erro: altjesd_ed_qsys_RX_TX_core_pll.core_pll: falha ao computar os valores suspensos do contador de saída de saída 0: falha ao recuperar a lista de freq.
Erro: altjesd_ed_qsys_RX_TX_core_pll.core_pll: a frequência do clock de referência 780.878049 está fora do alcance legal (10.0:750.0)
Erro: altjesd_ed_qsys_RX_TX_core_pll.core_pll: "Frequência do clock de referência" (gui_reference_clock_frequency) 780.878049 está fora do alcance: 10.0-750.0
Para resolver este problema, escolha outra frequência de clock de referência da lista de queda da frequência do clock de referência PLL/CDR no editor de parâmetros IP JESD204B e regenere o exemplo de projeto.