Devido ao recurso de reinicialização dos transceptors Intel® Stratix® L-Tile de 10 L e transceptores H-Tile, você pode observar diferença significativa de atraso entre as instâncias de streaming serial Lite III Intel® FPGA IP na simulação.
Para trabalhar em torno deste efeito na simulação, altere o seguinte na instância .v na pasta sim:
De
.reduced_reset_sim_time (0),
Para
.reduced_reset_sim_time (1),
Um exemplo da instância arquivo .v é mostrado abaixo:
altera_sl3_tx\altera_sl3_phy_top_181\sim\altera_sl3_tx_altera_sl3_phy_top_181_jl2kkei.v
#Note que esta modificação reduz o tempo de atualização do link apenas na simulação.
Este é o comportamento esperado e não será alterado em qualquer versão futura do software Intel® Quartus® Prime.