Você pode ver algumas ou todas as mensagens de aviso abaixo ao compilar um projeto com o jesd204C Intel® FPGA IP no modo apenas base nas versões 20.1 ou 20.2 do software Intel® Quartus® Prime Pro Edition.
ID da mensagem | Texto da mensagem |
17897 | Nenhum período de clock de destino foi encontrado satisfazendo a tarefa set_net_delay de "[get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_dcfifo132b_m20k|dcfifo_component|auto_generated|delayed_wrptr_g*}]" para "[get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_ dcfifo132b_m20k|dcfifo_component|auto_generated|rs_dgwp|dffpipe*|dffe*}]". Esta tarefa será ignorada. |
332182 | Nenhum caminho é encontrado satisfazendo a atribuição "set_max_skew -desde [get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_dcfifo132b_m20k|dcfifo_component|auto_generated|*rdptr_g*}] -, para [get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_dcfifo132b_m20k|dcfifo_component| auto_generated|ws_dgrp|dffpipe*|dffe*}] -get_skew_value_from_clock_period src_clock_period -skew_value_multiplier 0,800 ". Esta tarefa será ignorada. |
332174 | Filtro ignorado em intel_jesd204c.sdc(81): o grupo não pode ser compatível com um clock |
332049 | Create_clock ignorada em intel_jesd204c.sdc(64): o argumento é uma coleção vazia |
332054 | A set_clock_groups de atribuição é aceita, mas tem alguns problemas em intel_jesd204c.sdc(81): grupo de argumentos com valor -group {j204c_txphy_clk[0]} -group {j204c_txphy_clk[1]} -group {j204c_txphy_clk[2]} -group {j204c_txphy_clk[3]} -group {j204c_txphy_clk[4]} -group {j204c_txphy_clk[5]} -group {j204c_txphy_clk[6]} -group {j204c_txphy_clk[7]} não pôde corresponder a nenhum elemento dos seguintes tipos: (clk) |
332060 | Nó: j204c_txphy_clk foi determinado a ser um clock, mas foi encontrado sem uma atribuição de clock associada. |
Para resolver este problema nas versões do software Intel® Quartus® Prime Pro Edition 20.1 ou 20.2, substitua certas linhas no arquivo intel_jesd204c.sdc conforme mostrado abaixo.
base simplex rx apenas (... /intel_jesd204c_rx_191/synth/intel_jesd204c.sdc):
mudar a partir de:
77 conjunto overall_clock ""
78 para { conjunto j 0} { $j < 4} { incr j} {
79 apêndice overall_clock "-group {j204c_rxphy_clk[$j]} "
80 }
81 set_clock_groups -assíncrono -group {j204c_rx_avs_clk} -group {j204c_rxlink_clk j204c_rxframe_clk} $overall_clock
Para
77 conjunto overall_clock ""
78 conjunto clock_grp ""
79 para { conjunto j 0} { $j < 4} { incr j} {
80 apêndices overall_clock "-group {j204c_rxphy_clk[$j]} "
81 }
82 clock_grp_tmp {set_clock_groups -assíncrono -group {j204c_rx_avs_clk} -group {j204c_rxlink_clk j204c_rxframe_clk} }
Apêndice 83 clock_grp $clock_grp_tmp $overall_clock
84 eval $clock_grp
base de tx simples (.../intel_jesd204c_tx_191/synth/intel_jesd204c.sdc):
mudar a partir de:
63 para {set i 0} { $i < 4} {incr i} {
64 eval {create_clock -name "j204c_txphy_clk[$i]" -período de 3,945ns [get_ports j204c_txphy_clk[$i]]]
65 }
.
.
.
78 para { conjunto j 0 } { $j < 4} { incr j} {
79 apêndices overall_clock "-group {j204c_txphy_clk[$j]} "
80 }
81 eval {set_clock_groups -assíncrono -group {j204c_tx_avs_clk} -group {j204c_txlink_clk j204c_txframe_clk} $overall_clock}
Para
64 eval {create_clock nome "j204c_txphy_clk" -período de 3,945ns [get_ports j204c_txphy_clk]}
.
.
.
79 clock_grp ""
80 apêndices overall_clock {-group {j204c_txphy_clk} }
81 conjunto clock_grp_tmp {set_clock_groups -assíncrono -group {j204c_tx_avs_clk} -group {j204c_txlink_clk j204c_txframe_clk} }
Apêndice 82 clock_grp $clock_grp_tmp $overall_clock
83 eval $clock_grp
base duplex somente (.../intel_jesd204c_tx_191/synth/intel_jesd204c.sdc):
mudar a partir de:
64 create_clock "j204c_rxphy_clk[$i]" -período de 3,945ns [get_ports j204c_rxphy_clk[$i]]
65 create_clock "j204c_txphy_clk[$i]" -período de 3,945ns [get_ports j204c_txphy_clk[$i]]
66 }
.
.
.
86 conjunto overall_clock ""
87 para { conjunto j 0 } { $j < 4} { incr j} {
88 apêndice overall_clock "-group {j204c_rxphy_clk[$j]} -group {j204c_txphy_clk[$j]} "
89 }
90 set_clock_groups -assíncrono -group {j204c_tx_avs_clk j204c_rx_avs_clk} -group {j204c_txlink_clk j204c_txframe_clk j204c_rxlink_clk j204c_rxframe_clk } $overall_clock
Para
64 create_clock "j204c_rxphy_clk[$i]" -período de 3,945ns [get_ports j204c_rxphy_clk[$i]]
65 }
66 eval create_clock nome "j204c_txphy_clk" -período de 3,945ns [get_ports j204c_txphy_clk]
.
.
.
87 conjunto overall_clock ""
88 clock_grp ""
89 apêndices overall_clock {-group {j204c_txphy_clk} }
90 clock_grp_tmp {set_clock_groups -assíncrono -group {j204c_tx_avs_clk} -group {j204c_txlink_clk j204c_txframe_clk} }
91 para { conjunto j 0} { $j < 4} { incr j} {
92 apêndices overall_clock "-group {j204c_rxphy_clk[$j]} "
93 }
94 clock_grp_tmp {set_clock_groups -assíncrono -group {j204c_rx_avs_clk} -group {j204c_rxlink_clk j204c_rxframe_clk} }
Apêndice 95 clock_grp $clock_grp_tmp $overall_clock
96 eval $clock_grp
nota: todos os valores do período de clock dependem dos valores selecionados pelo usuário.
Este problema é corrigido a partir Intel Quartus software Prime Pro Edition versão 20.3.