ID do artigo: 000076737 Tipo de conteúdo: Solução de problemas Última revisão: 22/10/2020

Por que a simulação de Intel® Stratix® exemplo de design ip de 10 FPGA Ethernet 25G é travada?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Ethernet de 25G Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 20.1, o exemplo de design gerado pela Ethernet 25G Intel® Stratix® 10
FPGA IP com reconfiguração dinâmica e PTP habilitado, será travado quando simulado com o simulador Synopsys* VCS* ou com o simulador Cadence* Xcelium*/NCSIM*.

Resolução

Para evitar esse problema, o usuário é incentivado a usar o simulador Mentor* Modelsim* para simular o exemplo de projeto.

Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition v20.3 em diante.

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FPGAs Intel® Stratix® 10 e FPGAs SoC

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