ID do artigo: 000076748 Tipo de conteúdo: Mensagens de erro Última revisão: 28/09/2018

Aviso (15064): a porta de saída PLL clk[0] alimenta o pino de saída "c0~output" através de roteamento não dedicado

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você pode ver este aviso no software Intel® Quartus® Prime quando você atribuiu uma saída de clock dedicada de uma única terminada ao n-pin® de um par de pinos diferenciais em Intel MAX 10 dispositivos.

 

 

Resolução

Para uma saída de clock dedicada com uma única terminação, atribua o pino a PLL#_CLKOUTp.

Para uma saída de clock dedicada diferencial, atribua o par de pinos a PLL#_CLKOUTp e PLL#_CLKOUTn.

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FPGAs Intel® MAX® 10

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