ID do artigo: 000076756 Tipo de conteúdo: Documentação e informações do produto Última revisão: 22/02/2019

Como o tamanho do buffer do IP Intel® Arria® 10 de memória externa (EMIF) pode ser controlado para reduzir o uso de blocos de RAM no FPGA dispositivo?

Ambiente

    Interfaces de memória externa Intel® Arria® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

No software Intel® Quartus® Prime, o tamanho do buffer da interconexão do Platform Designer depende de dois fatores:

1. Transações de leitura máximas pendentes de um IP Avalon escravo (por exemplo: Intel Arria® 10 EMIF IP)

2. Largura de burstcount da interface Avalon MM

No entanto, as transações de leitura máximas pendentes do IP EMIF não podem ser alteradas e são definidas como um valor fixo de 64 para maximizar a eficiência EMIF.

Resolução

Para resolver este problema, reduza a largura da contagem de Avalon MM para reduzir o tamanho do buffer do Intel® Arria® 10 EMIF IP.

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FPGAs Intel® Arria® 10 e FPGAs SoC

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