ID do artigo: 000076815 Tipo de conteúdo: Solução de problemas Última revisão: 13/01/2016

Por que rx_st_sop, rx_st_eop, tx_st_sop e tx_st_eop apenas um bit de largura quando Habilitar vários pacotes por ciclo foi definido ao configurar a interface de transmissão Intel® Arria® 10 FPGA Avalon® para PCIe Hard IP no modo 3.0 x8?

Ambiente

  • Intel® Quartus® II Subscription Edition
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema nas versões de software Quartus® II 14.1.1 e anteriores, o arquivo de invólucro RTL para os sinais 3.0 x8 Intel® Arria® 10 FPGA Hard IP para PCI Express mapeia incorretamente apenas um único bit do nível inferior de dois bits de largura rx_st_sop, rx_st_eop, tx_st_sop e tx_st_eop quando habilitar vários pacotes por ciclo está definido.

    Resolução

    Para resolver este problema, modifique o arquivo de wrapper RTL, o nome < variação>.v ou o nome <variação>.vhd, para exportar ambos os bits de sinal.

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    Este artigo aplica-se a 1 produtos

    FPGA Intel® Arria® 10 GX

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