ID do artigo: 000076849 Tipo de conteúdo: Solução de problemas Última revisão: 31/10/2019

Há algum problema conhecido com o projeto de exemplo PHY DDR4 Ping Pong Intel® Stratix® 10?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Interfaces de memória externa Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Ao usar o Intel® Stratix® 10 EMIF IP em uma configuração DDR4 Ping Pong PHY, há um problema com o projeto de exemplo gerado automaticamente se o Monitor de eficiência estiver habilitado.

O PHY Ping Pong calibra com sucesso, e o teste do gerador de tráfego passa no Ping PHY, mas falha com erros de leitura de dados no Pong PHY. Esse comportamento é visto em operações de simulação e hardware.

Resolução

Defina o parâmetro DDR4 IP Diagnostics > Enable Efficiency Monitor to Desabilitado .

Este problema é corrigido na versão 19.4 do software Intel® Quartus® Prime Pro Edition.

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FPGAs Intel® Stratix® 10 e FPGAs SoC

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