ID do artigo: 000076850 Tipo de conteúdo: Solução de problemas Última revisão: 29/06/2019

Por que a simulação de falha do PHY Lite for Parallel Interfaces Intel® Arria® 10 FPGA IP quando a configuração de dados é definida como "diferencial"?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • PHY Lite para interfaces paralelas Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Intel® Quartus® Prime versão 19.1, você pode ver erros de leitura de simulação ao definir a configuração de dados como "diferencial".

    Resolução

    Para resolver esses problemas, abra o arquivo *phylite_io_bufs.sv no diretório altera_phylite_arch_nf_*\sim.

     

    Mude a linha de:

    atribuir group_data_out_n [grp_num][47: GROUP_PIN_WIDTH[grp_num]-1]={(MAX_WIDTH-GROUP_PIN_WIDTH[grp_num]){1'b0}};

    Para:

    atribuir group_data_out_n [grp_num][47: GROUP_PIN_WIDTH[grp_num]]]={((MAX_WIDTH-GROUP_PIN_WIDTH[grp_num] 1){1'b0}};

     

    Este problema é corrigido a partir do Intel® Quartus® Versão 19.3 do Software Prime.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC

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