Você pode ver o IP Altera® PLL no IP de recuperação de pixels bitec após reconfiguração dinâmica quando o dispositivo FPGA for elevado acima da temperatura ambiente. Neste caso, o sinal reset_out do IP de recuperação do clock de pixels Bitec é afirmado e nenhum vídeo é observado no monitor. Quando o dispositivo FPGA é resfriado, o vídeo no monitor é reiniciado, Altera PLL IP recupera o bloqueio e o sinal IP de recuperação de pixel clock bitec reset_out não é afirmado. A causa principal do problema é a configuração incorreta do divisor de post do VCO PLL configurado pelo IP de recuperação de pixel clock bitec. A configuração incorreta faz com que a frequência de VCO exceda a faixa legal, conforme especificado na ficha técnica do dispositivo.
Um patch está disponível para corrigir este problema para o software Intel® Quartus® Prime Standard Edition versão 17.1 e para o software Intel® Quartus® Prime Standard Edition versão 17.1 Atualização 1 a partir do link abaixo:
Para v17.1:
Baixe o patch 0.16std para Windows (.exe)
Baixe o patch 0.16std para Linux (.run)
Baixe o patch Readme 0.16std (.txt)
Para v17.1.1
Baixe o patch 1.19std para Windows (.exe)
Baixe o patch 1.19std para Linux (.run)
Baixe o patch Readme 1.19std (.txt)
Este problema foi corrigido a partir do software Intel® Quartus® Prime Standard Edition versão 19.1.