ID do artigo: 000076910 Tipo de conteúdo: Solução de problemas Última revisão: 15/04/2019

Por que o design de exemplo de IP de interface de memória de alta largura de banda (HBM2) no Intel® Stratix® de 10 MX FPGA mostrar violação da largura de pulso min?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Interface da memória de alta largura de banda (HBM2) Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 19.1 e anterior, você pode ver a violação da largura de pulso mínimo se você criar um design de exemplo para o IP de interface de interface de memória de largura de banda alta (HBM2) com destino ao Intel® Stratix® 10 MX FPGA.

    Resolução

    Para resolver este problema, baixe e instale o software Intel® Quartus® Prime Pro Edition versão 19.1 do patch 0.04 a partir do link abaixo. Após instalar o patch, siga as etapas mostradas no arquivo Readme.

    Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 19.2.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC
    FPGA Intel® Stratix® 10 MX

    Isenção de responsabilidade

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