O IP DDR4 não requer qualquer trilho VREF externo conectado aos pinos VREFB dos bancos de E/S FPGA usados para os sinais de grupo DQS com POD-12 padrão de E/S.
O VREF é gerado internamente e é calibrado. Na seção Uso de banco de E/S do Relatório de E/S quartus® Prime, ele mostra que não há requisito de VREF.
Um trilho VREF externo de 0,6V é necessário apenas para o pino VREFCA do dispositivo de memória DDR4 e é recomendável adicionar um capacitor de dissociação próximo a este pino.
O VREF para os sinais de dados (DQ, DQS, DM/DBI) é gerado internamente no dispositivo de memória DDR4 e nos bancos de E/S do grupo de interface DQS FPGA DDR4.
Abaixo estão informações adicionais sobre a calibração VREF.
FPGA:
A granularidade de calibração VREF é por via de E/S (um grupo DQS x8).
No relatório de calibração do kit de ferramentas EMIF, o FPGA VREF é a configuração VREFIN.
Memória DDR4:
O IP DDR4 suporta a funcionalidade de endereço por dram, portanto, em uma interface de componente de memória múltipla, cada componente DDR4 pode ter um valor VREF calibrado diferente.
No relatório de calibração do kit de ferramentas EMIF, a memória DDR4 VREF é a configuração VREFOUT.