Isso pode ser visto se a lógica no exemplo de PCI Express® gerado automaticamente encadear o arquivo de banco de teste de alto nível _example_chaining_pipen1b.vhd está conectada ao clock errado (internal_core_clk_out).
Toda a lógica em _example_chaining_pipen1b.vhd deve ser conectada ao pld_clk como mostrado na instância do núcleo PCIe® e nas entidades Altera® exemplos.
As pld_clk e internal_core_clk_out são logicamente iguais. No entanto, pld_clk em simulação não é equivalente internal_core_clk_out devido a atrasos delta.