ID do artigo: 000076988 Tipo de conteúdo: Solução de problemas Última revisão: 24/04/2014

Por que tx_st_ready0 permanece desafirmado na minha simulação PCI Express personalizada?

Ambiente

  • PCI Express*
  • Simulação
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Isso pode ser visto se a lógica no exemplo de PCI Express® gerado automaticamente encadear o arquivo de banco de teste de alto nível _example_chaining_pipen1b.vhd está conectada ao clock errado (internal_core_clk_out).

    Toda a lógica em _example_chaining_pipen1b.vhd  deve ser conectada ao pld_clk como mostrado na instância do núcleo PCIe® e nas entidades Altera® exemplos.

    As pld_clk e internal_core_clk_out são logicamente iguais. No  entanto, pld_clk em simulação não é equivalente internal_core_clk_out devido a atrasos delta.

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