Quando a topologia do clamshell estiver habilitada no editor de parâmetros Intel® Stratix® 10 DDR4 IP, cada classificação requer dois pinos CS para configurar separadamente os chips de memória superior e inferior. O conteúdo a seguir mostra como mapear os pinos CS de FPGA para chips de memória em designs de classificação única e dupla.
Para componentes de nível único:
Os componentes Top (não espelhados), FPGA_CS0, vão para MEM_TOP_CS0
Os componentes de baixo (espelhados), FPGA_CS1, vão para MEM_BOT_CS0
Para componentes de nível duplo:
Os componentes Superior (não espelhados), FPGA_CS0 vão para MEM_TOP_CS0 e FPGA_CS1 vai para MEM_TOP_CS1
Os componentes de baixo (espelhados), FPGA_CS2 vão para MEM_BOT_CS0 e FPGA_CS3 vai para MEM_BOT_CS1