ID do artigo: 000076994 Tipo de conteúdo: Documentação e informações do produto Última revisão: 17/10/2019

Como os sinais selecionados Intel® Stratix® 10 DDR4 IP são mapeados para os dispositivos de memória superior e inferior em uma topologia clamshell?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Interfaces de memória externa Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Quando a topologia do clamshell estiver habilitada no editor de parâmetros Intel® Stratix® 10 DDR4 IP, cada classificação requer dois pinos CS para configurar separadamente os chips de memória superior e inferior. O conteúdo a seguir mostra como mapear os pinos CS de FPGA para chips de memória em designs de classificação única e dupla.

Resolução

Para componentes de nível único:

Os componentes Top (não espelhados), FPGA_CS0, vão para MEM_TOP_CS0

Os componentes de baixo (espelhados), FPGA_CS1, vão para MEM_BOT_CS0

Para componentes de nível duplo:

Os componentes Superior (não espelhados), FPGA_CS0 vão para MEM_TOP_CS0 e FPGA_CS1 vai para MEM_TOP_CS1

Os componentes de baixo (espelhados), FPGA_CS2 vão para MEM_BOT_CS0 e FPGA_CS3 vai para MEM_BOT_CS1

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Este artigo aplica-se a 1 produtos

FPGAs Intel® Stratix® 10 e FPGAs SoC

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