ID do artigo: 000076996 Tipo de conteúdo: Documentação e informações do produto Última revisão: 20/07/2017

Como o sinal CKE deve ser encerrado para interfaces DDR3 e DDR4?

Ambiente

    Software de projeto Intel® Quartus® Prime
    Interfaces de memória externa Intel® Arria® 10 FPGA IP
    Interfaces de memória externa Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O sinal CKE é puxado para GND na placa filha HiLo DDR3 e encerrado com uma terminação paralela thevenin na placa filha HiLo DDR4.

Resolução

Todos os sinais de endereço e comando, incluindo o sinal CKE, devem usar uma rescisão por via de voo para as interfaces Arria®10 e Stratix®10 DDR3 e DDR4.

Esses sinais devem ser encerrados com um resistor para VTT no final da topologia fly-by. Esta rescisão é necessária apenas para implementações de dispositivos de memória discretas e não é necessária para DIMMs.

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Este artigo aplica-se a 2 produtos

FPGAs Intel® Arria® 10 e FPGAs SoC
FPGAs Intel® Stratix® 10 e FPGAs SoC

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