ID do artigo: 000076997 Tipo de conteúdo: Solução de problemas Última revisão: 22/06/2017

Por que o mem_reset_n de sinal alterna várias vezes na primeira afirmação no modo de simulação de calibração de skip?

Ambiente

  • Interfaces de memória externa Intel® Arria® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Esta observação é esperada e não causa qualquer defeito na operação do PHY durante a simulação. No modo de simulação de calibração completa, o IP EMIF executa uma sequência de inicialização de reinicialização completa e, consequentemente, essas falhas não ocorrem.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC

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