Por que o Registro de controle de equalização de via do PCIe* Hard IP Intel® Arria® 10 armazena um valor predefinido inicial incorreto ao operar como um equipamento no modo Gen3?

Devido a um problema no chip de silício, o Hard IP PCIe* do Intel® Arria® 10 captura o valor inicial "Transmisster Preset" e "Receiver Preset Hint" de cada TS recebido, em vez do EQ TS, ao operar como um equipamento no modo Gen3, isso faz com que os valores armazenados da "Upstream Port 8.0 GT/s Transmitter Preset" e "Upstream Port 8.0 GT/s Receiver Preset Hint" estejam incorretos.

Nenhuma solução alternativa para este problema do silício está disponível. Este problema não afeta o treinamento de links e, portanto, pode ser categorizado com segurança.

Devido a esse problema, não se consulte o "Registro de controle de equalização de via" para verificar a predefinição e dica predefinida inicial capturada quando o Hard IP PCIe* Intel® Arria® 10 estiver operando como um equipamento no modo Gen3.