ID do artigo: 000077025 Tipo de conteúdo: Solução de problemas Última revisão: 14/09/2020

Ao usar o Hard IP Tile E para variantes Ethernet Intel® FPGA IP PTP 10 G/25 G, o relatório do Analisador de tempo o_sclk o sinal como um clock sem restrições?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Hard IP do bloco E para Ethernet Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Ao usar o Hard IP E-Tile para Ethernet Intel® FPGA IP variantes PTP de 10 G/25 G , o sinal o_sclk é um pulso assíncrono roteado pela rede do clock. O Analisador de temporização identifica incorretamente o sinal o_sclk como uma fonte de clock e o relata como um clock sem restrições.

    Resolução

    Nenhuma solução alternativa é necessária, você pode ignorar com segurança esta análise do Analisador de temporização do o_sclk como um clock sem restrições.

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    Isenção de responsabilidade

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