Devido a um problema conhecido nas versões do software Intel® Quartus® Prime Pro 19.1 a 19.4, o jesd204B Intel® FPGA IP Example Design pode não funcionar corretamente ao usar os dispositivos Intel® Arria® 10 e Intel® Cyclone® 10 GX. Isso se deve a 2 portas ausentes se a síntese e 1 porta ausente simular o design de exemplo JESD204 Intel® FPGA IP B.
Para resolver este problema, siga as etapas abaixo:
1. Por exemplo, síntese de projeto, adicione essas duas portas em "altera_jesd204_ed_RX_TX.sv" localizado em "//ed_synth" na linha 365.
{
.jtag_avmm_bridge_master_reset_reset (jtag_avmm_rst),
.jtag_reset_in_reset_reset_n (1'b1),
}
2. Por exemplo, para simulação de projeto, adicione esta porta na linha 364 em "altera_jesd204_ed_RX_TX.sv" localizada na linha "//ed_sim/testbench/models" na linha 365.
{
.jtag_reset_in_reset_reset_n (1'b1),
}
Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 20.1.