Por que o bit csr_sysref_singledet é liberado inesperadamente antes que o SYSREF seja alternado de baixo para alto ao usar o Intel® FPGA IP JESD204B a taxas de dados superiores a 16 Gbps em Intel Agilex® 7 dispositivos?

Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 20.3 e anterior, ao usar o jesd204B Intel® FPGA IP no modo subclasse 1 e a 16 Gbps < taxa de dados

Após a Intel® FPGA IP JESD204B ter amostrado o SYSREF pela primeira vez e limpado o bit de CSR csr_sysref_singledet para 0, quando este bit de CSR é posteriormente definido pelo usuário como um valor de 1 para amostrar outra borda SYSREF , ele é liberado imediatamente mesmo antes que o SYSREF seja alternado de baixo para alto. Isso é causado por um sinal interno que limpa o csr_sysref_singledet sendo preso em 1 para taxas de dados superiores a 16 Gbps.

Este problema só pode ser recuperado aplicando txlink_rst_n ou rxlink_rst_n.

Um patch pode ser fornecido mediante solicitação Suporte Premier Intel® (IPS).

Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 20.4.