Devido a um problema com o hard IP Altera® Stratix® V para PCI Express*, o bit de configuração do clock de slot de hardware (Registro de status do link[12]) sempre será definido como 1 no espaço de configuração PCIe* independentemente da configuração "Slot Clock Configuration" na guia Link de recursos PCIe da GUI. Este problema ocorre tanto na simulação quanto no hardware.
Para resolver este problema, edite o arquivo altpcie_hip_256_pipen1b.v no diretório \synthesis\submodules, conforme a seguir.
1) em torno da linha 0088 adicionar --> parâmetro slotclk_cfg = "dynamic_slotclkcfg",
2) em torno da linha 2699 adicionar --> .slotclk_cfg(slotclk_cfg),
Este problema é corrigido a partir Intel® Quartus® versão do software Prime Standard Edition v17.0.