ID do artigo: 000077040 Tipo de conteúdo: Solução de problemas Última revisão: 12/10/2011

O Editor de componentes pode gerar erros de validação incorretamente se as larguras da porta estiverem definidas como expressões HDL

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Se você usar Qsys para gerar um arquivo de símbolo de bloco (.bsf) para entrada de projeto esquemático, as portas do símbolo gerado podem aparecem em qualquer ordem. A ordem das portas pode mudar se você regenerar o arquivo.

Resolução

Se você usar um esquema para instautar seu sistema Qsys, você deve regenerar um símbolo .bsf e reconectar os sinais no arquivo diagrama de bloco (.bdf) cada vez que você muda os sinais de alto nível do seu sistema Qsys. Se você não mudar os sinais de alto nível do sistema Qsys, você pode desligar o símbolo geração e reutilização do símbolo gerado anteriormente em seu .bdf. Como alternativa, use um arquivo de design de alto nível VHDL ou Verilog para instanitar seu sistema Qsys.

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