Para casos em que seus clocks TSE são fonte de lógica interna para os quais um create_clock Ou create_generated_clock atribuição já existe, então você é obrigado a modificar o arquivo SDC TSE para remover as atribuições de clock desses clocks.
Por exemplo:
No caso em que o clock de entrada TSE "clk" é alimentado por um PLL interno em vez de um pino de clock de alto nível, você receberá um aviso, como o abaixo, durante a análise de tempo:
Aviso: filtro ignorado em tse_constraints.sdc(363): clk não pôde ser compatível com uma porta
**Observe que o número da linha pode ser diferente dependendo da configuração do seu núcleo TSE.
O motivo do aviso é que o arquivo SDC do TSE contém um create_clock atribuição para a entrada "clk" que não é mais necessária, pois a porta "clk" do núcleo TSE agora é alimentada a partir de uma saída PLL que já está limitada.
Para evitar o aviso, basta comentar o create_clock restrição, pois não é necessário.
A solução acima se aplica a qualquer clock TSE alimentado por lógica interna em vez de um pino de alto nível.
Essa limitação está programada para ser resolvida em uma futura versão do IP Ethernet de velocidade tripla.