Os guias do usuário para PCI Express não documentam como uma variante lida com a tradução de endereços e bits reservados de um cabeçalho TLP

A Especificação base PCI Express afirma que os receptores podem verificar opcionalmente os bits de Tradução de endereço (AT) do Pacote de camada de transação (TLP) e sinalizar o TLP recebido como malformado se AT não for 2'b00. Os dispositivos Arria® V, Cyclone® V e Stratix® IV não executam esta verificação. Quando esses dispositivos encaminham o TLP para a camada de aplicativos, eles configuram esses bits para o valor de zero.

Além disso, quando esses dispositivos encaminham o TLP para a camada de aplicativo, eles zero bits reservados [3:0] do Byte 1 do cabeçalho TLP. As portas raiz definirão o bit reservado [7] do byte 0 do cabeçalho TLP para 1, se a TLP for encaminhada em resposta à afirmação do pino de entrada app_msi_req de app_msi_req; caso contrário, as portas raiz configuram este bit reservado como 0. O bit reservado [7] é sempre 0 para pontos finais.

Nenhuma solução alternativa é necessária; no entanto, você não pode confiar nos bits AT para sinalizar TLPs malformados. Este problema está documentado na versão 12.0 do Arria V Hard IP para GUIA do usuário PCI Express e Cyclone V Hard IP para GUIA do usuário PCI Express.