Os núcleos ALTLVDS_RX e ALTLVDS_TX Intel® FPGA IP começaram a suportar a opção de modo PLL externo no software Quartus® II versão 11.0 para dispositivos Stratix® V. As instruções a seguir se aplicam Stratix dispositivos V, Arria® V e Cyclone® V.
Os ciclos de Intel® FPGA IP de clock de saída pll dependerão da taxa de dados e do fator de deserção/serialização da interface. Os exemplos abaixo definirão a mudança de fase assumindo que o clock e os dados estejam alinhados à borda nos pinos do dispositivo.
Os requisitos de Intel FPGA IP de clock pll para ALTLVDS_TX e ALTLVDS_RX quando não usar o modo DPA e soft-CDR:
- C0:
- Frequência = taxa de dados
- Mudança de fase = -180 360 graus
- Ciclo de trabalho = 50%
- Conecta-se à porta tx_inclock de ALTLVDS_TX e à porta rx_inclock de ALTLVDS_RX
- C1:
- Frequência = taxa de dados / fator de serialização
- Mudança de fase = [(fator de serialização -2) / fator de serialização] * 360 graus
- Ciclo de trabalho = 100 / fator de serialização
- Conecta-se à porta tx_enable de ALTLVDS_TX e à porta rx_enable de ALTLVDS_RX
- C2:
- Frequência = taxa de dados / fator de serialização
- Mudança de fase = [(-180 / fator de serialização) 360 graus]
- Ciclo de trabalho = 50%
- Usado como coreclock para registros de dados paralelos para TX e RX, e conecta-se à porta rx_syncclock de ALTLVDS_RX (apenas quando rx_syncclock é exigido pelo receptor)
Requisitos de Intel FPGA IP de clock pll para ALTLVDS_RX ao usar o modo DPA e soft-CDR (não se aplica a dispositivos Cyclone V):
-
C0 - C2 são iguais ao não usar o modo DPA ou soft-CDR
-
C3 é uma duplicata das configurações C0 e conecta-se à porta de entrada rx_dpaclock de ALTLVDS_RX
A porta de saída bloqueada do Intel FPGA IP PLL deve ser invertida e conectada à porta pll_areset do ALTLVDS_RX Intel FPGA IP ao usar modos DPA e SOFT-CDR.
Para outras relações de clock e fase de dados, a Intel recomenda que você insinteize pela primeira vez sua interface ALTLVDS_RX e ALTLVDS_TX sem usar a opção de modo PLL externo, compile a megafunção(s) no software Quartus II e observe a frequência, o deslocamento de fase e as configurações do ciclo de trabalho para cada saída do clock. Eles estão listados no relatório Compilação => Fitter => Resource Section => resumo de uso do PLL. Insira essas configurações no Intel FPGA IP PLL e conecte as saídas adequadas aos núcleos ALTLVDS_RX e ALTLVDS_TX Intel FPGA IP núcleos.