Sim. Se o desempenho de acessos de leitura traseira em que o chip selecionado muda entre os acessos e a linha no segundo CS já está aberto, então há o potencial para uma disputa de barramento. Abaixo está uma situação em que a disputa pode ocorrer onde ACT = Ativar e RD = LEIA:
Lado DDR
ATO A
RD A
ATO B
RD B
RD A
Lado local
ler a linha A em CS1
ler a linha B no CS2
ler a linha A em CS1
O controlador reconhece que na segunda leitura para a linha A, a linha já está aberta. Portanto, nenhum ACT é necessário. Abaixo está um diagrama mostrando os sinais dqs que acompanham os dados de leitura à medida que retornam da memória para o FPGA (no ponto em que o RD B é seguido imediatamente pelo RD A).
O resultado é que a leitura do CS2 pode ser perdida. A solução é inserir um NOP da seguinte forma:
Lado DDR
ATO A
RD A
ATO B
RD B
Nop
RD A
Lado local
ler a linha A em CS1
ler a linha B no CS2
nop (desafirmar a solicitação para 1 ciclo)
ler a linha A em CS1
Para v1.2.0 do núcleo Altera DDR SDRAM, isso deve ser feito pelo usuário. Para v2.0 do núcleo, isso será feito automaticamente, tornando-se transparente para o usuário.