ID do artigo: 000077294 Tipo de conteúdo: Solução de problemas Última revisão: 02/09/2012

O que é a especificação de tremibilidade DLL para interfaces de memória externa e a variação de treme de DLL dependendo da frequência de operação?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Os blocos lógicos DLL & DQS foram projetados para rejeitar o nervosismo de entrada. O DLL usa valores codificados em cinza para a palavra de controle para evitar o nervosismo quando as configurações de atraso do DQS mudam. E use os blocos de detector de fase dupla para garantir que qualquer alteração na palavra de controle seja feita apenas quando o sinal para cima ou para baixo estiver estável por quatro ciclos consecutivos.

 

A única incerteza no caminho do clock DQS é introduzida pela resolução das etapas de atraso. Essa incerteza é uma função do número de estágios de atraso do DQS usados e não depende do padrão de frequência do clock ou da interface de memória. Essa incerteza é especificada como erro de mudança de fase do DQS e incluída nos scripts de análise de temporizado ALTMEMPHY e UniPHY.

 

Você pode obter a especificação do erro de mudança de fase DQS na ficha técnica do dispositivo, por exemplo, DC e comutando características (PDF) do manual Stratix IV, a tabela 1-46 fornece a especificação do erro de mudança de fase do DQS.

 

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