Os blocos lógicos DLL & DQS foram projetados para rejeitar o nervosismo de entrada. O DLL usa valores codificados em cinza para a palavra de controle para evitar o nervosismo quando as configurações de atraso do DQS mudam. E use os blocos de detector de fase dupla para garantir que qualquer alteração na palavra de controle seja feita apenas quando o sinal para cima ou para baixo estiver estável por quatro ciclos consecutivos.
A única incerteza no caminho do clock DQS é introduzida pela resolução das etapas de atraso. Essa incerteza é uma função do número de estágios de atraso do DQS usados e não depende do padrão de frequência do clock ou da interface de memória. Essa incerteza é especificada como erro de mudança de fase do DQS e incluída nos scripts de análise de temporizado ALTMEMPHY e UniPHY.
Você pode obter a especificação do erro de mudança de fase DQS na ficha técnica do dispositivo, por exemplo, DC e comutando características (PDF) do manual Stratix IV, a tabela 1-46 fornece a especificação do erro de mudança de fase do DQS.