ID do artigo: 000077313 Tipo de conteúdo: Solução de problemas Última revisão: 15/08/2019

Por que o sinal tx_pma_elecidle no dispositivo nativo PHY IP Intel® Arria® 10 ou Cyclone® 10 GX não coloca os pinos TX do transceptor em um modo de tristate ou de alta impedância?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Transceptor PHY nativo Intel® Arria® 10 Cyclone® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Afirmar o sinal tx_pma_elecidle no dispositivo nativo PHY IP de Intel Arria 10 ou Cyclone 10 GX não tristate ou colocar os pinos TX do transceptor em um modo de alta impedância.

    A afirmação do sinal tx_pma_elecidle no dispositivo PHY nativo de Intel Arria 10 ou Cyclone 10 GX interrompe a transmissão de dados e faz com que o sinal de saída exposições o Transmissor Vocm nos pinos P e N do par diferencial.

    A terminação TX permanece conectada ao gerador de Vcm quando o sinal tx_pma_elecidle é afirmado.

    Resolução

    Essas informações podem ser adicionadas a uma versão futura do Guia do usuário do transceptor Intel Arria 10 transceptor e do guia do usuário do transceptor Intel Cyclone 10 GX.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC
    FPGA Intel® Cyclone® 10 GX

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