ID do artigo: 000077315 Tipo de conteúdo: Documentação e informações do produto Última revisão: 02/10/2019

Como mesclar PHYs de transceptor simplex no Platform Designer ao usar dispositivos Intel® Arria®10 e Intel® Stratix® 10 L-Tile/H-Tile?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Transceptor PHY nativo Intel® Arria® 10 Cyclone® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você pode mesclar PHYs de transceptor simplex no Designer de plataforma ao usar Intel® Arria® 10 e Intel® Stratix® 10 dispositivos L-Tile/H-Tile com expressões de nível de fio.

Ao fundir Intel Arria 10 e Intel Stratix 10 FPs de blocoS de bloco L/H de 10 L em um único canal físico duplex, Uma regra Intel® Quartus® do transceptor de transceptor de software Intel® Quartus® Prime que deve ser seguida é que a interface reconfig_address, reconfig_data, reconfig_write e reconfig_read dos phYs transceptor simplx TX e RX Avalon® Memory Mapped (AVMM) deve ser comum.

As regras completas de fusão de transceptor estão listadas nos seguintes guias de usuário:

  • Intel Arria 10 guia do usuário do transceptor PHY
  • Intel Stratix PHY do transceptor de blocos de 10 L e H

As phYs Intel Arria 10 e Intel Stratix 10 L-Tile/H-Tile simplx TX e RX compartilham um espaço de endereço comum.

O Platform Designer no software Intel Quartus Prime produzirá uma mensagem de erro de sobreposição de espaço de endereço se as PHYs TX e RX simplex compartilharem o mesmo espaço de endereço. Corrigir esta sobreposição de espaço de endereço no Designer de plataforma faz com que ele insira a lógica entre as interfaces mapeadas de memória mapeada do transceptor TX e RX PHY Avalon transceptor Intel Quartus que viola o requisito de regra do transceptor de software Prime Intel Quartus para um barramento de memória Avalon comum mapeado. O design não caberá no software Intel Quartus Prime.

Resolução

Você pode usar expressões de nível de fio no Intel Platform Designer para permitir que as PHYs transceptor TX e RX compartilhem o mesmo espaço de endereço.

O exemplo a seguir mostra como você pode usar Expressões de nível de fio no Designer de plataforma com um PHY transmissor chamado "TX" e um PHY receptor chamado "RX" que estão conectados a uma única ponte de pipeline mapeada por memória Avalon.

TX.reconfig_address = mm_bridge_0.m0_address
TX.reconfig_read =mm_bridge_0.m0_read
TX.reconfig_write = mm_bridge_0.m0_write
TX.reconfig_writedata = mm_bridge_0.m0_writedata
RX.reconfig_address = mm_bridge_0.m0_address
RX.reconfig_read = mm_bridge_0.m0_read
RX.reconfig_write = mm_bridge_0.m0_write
RX.reconfig_writedata = mm_bridge_0.m0_writedata

Produtos relacionados

Este artigo aplica-se a 2 produtos

FPGAs Intel® Arria® 10 e FPGAs SoC
FPGAs Intel® Stratix® 10 e FPGAs SoC

1

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.