ID do artigo: 000077317 Tipo de conteúdo: Solução de problemas Última revisão: 20/12/2019

Por que meu Intel® Stratix® transceptor de Intel® Stratix® 10 L-Tile ou H-Tile pode parar de transmitir dados quando compilado com as versões 19.3 e anteriores do software Intel® Quartus® Prime?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no firmware do código de calibração do transceptor Intel® Stratix® 10 L-Tile e H nas versões 19.3 e anterior do software Intel Quartus Prime Pro, um acesso de calibração do transceptor pode desligar aleatoriamente o buffer do transmissor.

Uma calibração de fundo ou recalibração do usuário de qualquer canal, ATX PLL ou fPLL dentro do bloco do transceptor pode causar isso.

Quando isso acontece, o deslocamento do registro de registro PMA do canal do transceptor 0x112 é corrompido e limpo para 0x00. Isso porque 0x112[0] representa cgb_powerdown e desliga o buffer TX quando ele é '0'.

Este problema pode ocorrer em qualquer dispositivo transceptor L-Tile ou H-Tile usado em dispositivos Intel® Stratix® 10 GX, SX, MX e TX compilados com as versões do software Intel Quartus Prime Pro 19.3 e anteriores.

Exemplo de aplicativos de uso de configuração de transceptor que podem ser afetados são:

  1. Transceptor de Tile H de produção executado a taxas de dados≥ 17,5 Gbps, que têm calibração de fundo habilitada automaticamente pelo software Intel Quartus Prime Pro.
  2. Qualquer projeto de transceptor L-Tile ou H-Tile com mais de um canal de transceptor usado e qualquer processo de recalibração do usuário é realizado.
  3. Qualquer um dos IPs Intel listados abaixo é afetado.
IPs     de protocolo Intel FPGA serial
Hard IP ethernet de bloco H para ethernet Intel FPGA IP
Rede Ethernet 25G Intel FPGA IP
Ethernet de baixa latência de 100G Intel FPGA IP
Ethernet de baixa latência 40G Intel FPGA IP
PHY 10GBASE-KR Intel Stratix 10 FPGA IP
Ethernet 1G/2,5G/5G/10G multi-taxas Intel FPGA IP
Interlaken Interlaken (2ª Geração) Intel FPGA IP
SerialLite                 Serial lite III Streaming Intel FPGA IP
Serial RapidIO        RapidIO II Intel FPGA IP*
JESD JESD204B Intel FPGA IP*
Porta de exibição de áudio/vídeo Intel FPGA IP
HDMI Intel FPGA IP
SDI II Intel FPGA IP
Transceptor PHY L-tile/H-tile Transceptor PHY nativo Intel Stratix 10 FPGA IP*
 
* Este IP não executa uma calibração em si, mas você pode concluir uma.
 
O Intel Stratix 10 Hard IP para PCI Express™ IP Core para dispositivos de Stratix 10 L-Tile e H-Tile não são afetados por este problema.
 
Resolução

Este problema é corrigido nas Intel® Quartus® do software Prime Pro 19.4 e posteriores.

Para resolver este problema, atualize para o firmware de gerenciador de dispositivos mais recente para o software Intel® Quartus® Prime Pro Edition 21.1/21.2/21.3/21.4/22.1/22.2/22.3.

 

As versões mais recentes do firmware do gerenciador de dispositivos estão disponíveis no seguinte link:

Qual é o firmware mais recente de dispositivos Intel® Agilex™ e Intel Stratix®® 10 dispositivos?

Se você estiver usando arquivos de programação (. POF. RBF. RPD. JIC) que são gerados a partir do seu . Arquivo SOF com o software Intel Quartus Prime Pro Edition versões 19.3 e anteriores, você deve atualize-os usando o programador Intel Quartus Prime Pro versão 19.4 ou o software Intel Quartus Prime Pro versão 19.1, 19.2 ou 19.3 com um patch instalado.

Este problema também é descrito na atualização do firmware do código de calibração do Intel® Stratix® 10 dispositivos L-Tile e H-Tile, adv1919.

/content/dam/www/programmable/us/en/pdfs/literature/pcn/adv1919.pdf

 

 

Produtos relacionados

Este artigo aplica-se a 4 produtos

FPGA Intel® Stratix® 10 MX
FPGA Intel® Stratix® 10 TX
FPGA Intel® Stratix® 10 SX SoC
FPGA Intel® Stratix® 10 GX

1

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.