ID do artigo: 000077340 Tipo de conteúdo: Solução de problemas Última revisão: 27/03/2018

Por que o HPS trava quando o HPS para FPGA ponte está conectado ao IP da Ponte AXI junto com outros controladores de barramento?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Interconexão do FPGA Intel®
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    O HPS pode travar durante o acesso à ponte AXI, que é interfaceada com mais de um mestre de barramento.

    A interface slave da Ponte AXI terá acesso mestre constantemente de pressão traseira quando uma das transações de leitura/gravação em questão para ela.

    Resolução

    Como uma solução alternativa temporária, adicione uma Avalon MM Pipeline Bridge entre os controladores de barramento e a Ponte AXI para resolver o problema de manuseio de múltiplos sinais primários da Ponte AXI.

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    Este artigo aplica-se a 3 produtos

    FPGA SoC Cyclone® V SX
    FPGA Arria® V SX SoC
    FPGA Intel® Arria® 10 SX SoC

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