ID do artigo: 000077360 Tipo de conteúdo: Solução de problemas Última revisão: 05/12/2017

Os sinais do start_of_burst e end_of_burst podem ser afirmados ao mesmo tempo para o Serial Lite III FPGA IP em dispositivos Arria® 10 e Stratix® 10?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Serial Lite III Streaming Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Sim. O Serial Lite III FPGA IP suporta um comprimento mínimo de burst de um ciclo para a interface de dados de origem. Você pode afirmar os sinais de start_of_burst e end_of_burst no mesmo ciclo de clock para dados de origem de um ciclo.

Resolução

N/A

Outras informações

N/A

Produtos relacionados

Este artigo aplica-se a 2 produtos

FPGAs Intel® Stratix® 10 e FPGAs SoC
FPGAs Intel® Arria® 10 e FPGAs SoC

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.