Você pode não poder acessar Arria® 10 registros do PCIe® IP Core se o dispositivo Arria 10 usar o modo Configuração via Protocolo (CvP) e for gerado usando Quartus® Prime versão 16.1, 16.1.1 e 16.1.2.
Para resolver este problema, altere o parâmetro altera_pcie_a10_hip_161_*.v USE_ALTPCIE_PS_HIP_LOGIC de 1 para 0 e recompile o design.
Dependendo da sua hierarquia de projeto, a fonte do nível de transferência de registro DE IP PCIe (RTL) está geralmente localizada em:
./altera_pcie_a10_hip161/synth/*_altera_pcie_a10_hip_161_*.v
Mudança de:
localparam USE_ALTPCIE_RS_HIP_LOGIC = 1;
Para:
localparam USE_ALTPCIE_RS_HIP_LOGIC = 0;
Em seguida, execute uma compilação completa.
Não regenere o núcleo PCIe IP após alterar este parâmetro. A regeneração sobregrava a mudança.
Este problema é corrigido no software Intel® Quartus® Prime Pro Edition versão 17.0.