ID do artigo: 000077367 Tipo de conteúdo: Solução de problemas Última revisão: 23/01/2020

Por que a afirmação do sinal de pll_powerdown de entrada Intel® Arria® fPLL do dispositivo 10?

Ambiente

  • Intel® Quartus® Prime Standard Edition
  • Intel® Quartus® Prime Pro Edition
  • fPLL Intel® Arria® 10 Cyclone® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Por padrão, o sinal de reinicialização interna Intel® Arria® 10 fPLL IP do núcleo é controlado pelo registro Avalon-MM, mas não pelo sinal de entrada pll_powerdown. Portanto, afirmar que o sinal de pll_powerdown de entrada não redefinirá o Intel® Arria® 10 fPLL.

    Resolução

    Adicione a seguinte atribuição QSF para alterar o controle de redefinição do registro Avalon-MM para a entrada pll_powerdown:

    set_global_assignment nome VERILOG_MACRO "ALTERA_XCVR_A10_ENABLE_ANALOG_RESETS=1"

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC

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