Quando a fPLL de um dispositivo de blocos de Intel® Stratix® de 10 L e H é configurada em modo fracionado e sua faixa de frequência de VCO é inferior a 7 GHz, os registros fPLL podem não ser definidos para o valor calibrado após calibração de fPLL ou recalibração do usuário.
Para resolver o problema, redefinir fPLLs que perdem o bloqueio após a calibração, escrevendo a seguinte sequência para registros de controle suave através da interface de reconfiguração dinâmica de memória mapeada fPLL Avalon.
- Defina o 0x4E0[1] para 1
- Defina o 0x4E0[0] para 1
- Defina o 0x4E0[0] para 0
- Defina o 0x4E0[1] para 0
Você deve marcar a reconfiguração dinâmica de habilitar, habilitar o ponto final mestre de depuração de PHY nativo e habilitar as opções De controle e registro de status no dispositivo FPLL IP de blocos de Intel Stratix 10 L e H de 10 L para gravar nos registros de controle suave acima.