ID do artigo: 000077368 Tipo de conteúdo: Solução de problemas Última revisão: 07/07/2020

Por que a fPLL do dispositivo de Intel® Stratix® de 10 L e H no modo fracionado perde o bloqueio após a calibração?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Quando a fPLL de um dispositivo de blocos de Intel® Stratix® de 10 L e H é configurada em modo fracionado e sua faixa de frequência de VCO é inferior a 7 GHz, os registros fPLL podem não ser definidos para o valor calibrado após calibração de fPLL ou recalibração do usuário.

    Resolução

    Para resolver o problema, redefinir fPLLs que perdem o bloqueio após a calibração, escrevendo a seguinte sequência para registros de controle suave através da interface de reconfiguração dinâmica de memória mapeada fPLL Avalon.

    1. Defina o 0x4E0[1] para 1
    2. Defina o 0x4E0[0] para 1
    3. Defina o 0x4E0[0] para 0
    4. Defina o 0x4E0[1] para 0

    Você deve marcar a reconfiguração dinâmica de habilitar, habilitar o ponto final mestre de depuração de PHY nativo e habilitar as opções De controle e registro de status no dispositivo FPLL IP de blocos de Intel Stratix 10 L e H de 10 L para gravar nos registros de controle suave acima.

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