ID do artigo: 000077384 Tipo de conteúdo: Documentação e informações do produto Última revisão: 05/12/2017

Como conectar o clock ao pipe_pclk ao usar Intel® Arria® 10 FPGA transceptor nativo no modo PIPE?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Transceptor PHY nativo Intel® Arria® 10 Cyclone® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

tx_clkout é preferível para pipe_pclk. Sua frequência mudará automaticamente de acordo com a configuração de velocidade e largura de dados da Gen1/Gen2/Gen3.

Resolução

Dependendo da configuração de largura do link, use sempre a tx_clkout do meio para minimizar a distorção do clock entre os canais. Por exemplo:

  • x1 e x2 --> uso tx_clkout[0]
  • x4 --> uso tx_clkout[1] ou tx_clkout[2]
  • x8 -> usar tx_clkout [3] ou tx_clkout[4]

A hclk_out porta do PHY nativo pode ser deixada flutuando. É basicamente um feed através da versão hclk_in fornecida pelo loop Tx phase-locked (PLL). Normalmente, este clock não é usado porque sua frequência é fixa. Ela só é usada se a propriedade intelectual de terceiros (IP) exigir um clock de frequência fixa.

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