ID do artigo: 000077393 Tipo de conteúdo: Solução de problemas Última revisão: 15/03/2019

Qual índice dos sinais fclk[1..0] e loaden[1...] devo usar ao implementar uma interface TX ampla e multi-bancária usando o Stratix 10 Altera LVDS SERDES IP no modo pll externo?

Ambiente

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Para configurações TX de múltiplos bancos com pll externo usando Stratix® LVDS IP de 10 dispositivos, apenas o segundo par de clocks do pll externo (par indexado por [1]) são válidos

    Resolução

    Isso será atualizado na próxima versão do Guia do usuário de E/S de E/S do dispositivo Intel® Stratix 10 de alta velocidade

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

    Isenção de responsabilidade

    1

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