Este é um comportamento esperado. Você verá que o uso de "PLLs totais" é 0 se você apenas instanitar Intel® Stratix® 10 canais FPGA transceptor de blocoS E no design. O Intel® Stratix® de 10 FPGA E-tile channel-locked loop (PLL) não seria contado no resumo total das PLLs.
Por exemplo, se você usar Intel® Stratix® dispositivo 10 1ST280EY2F55 e instalar quatro canais de transceptor de blocoS E. Após a compilação, você ainda verá os "PLLs totais 0/64(0%)" no resumo de fluxo do relatório de compilação.
Todas as PLLs mostradas no relatório de compilação são contribuídos pelo Intel® Stratix® 10 PLLs do transceptor de blocos IOPLL e H. Para Intel® Stratix® 10 dispositivos 1ST280EY2F55, o total de 64 PLLs consiste em 24 PLLs de 24xIOPLLs, 8xfPLLs de bloco H, PLLs de 8xATX de transceptor de telha H e 24 PLLs de CDR de transceptor de bloco H. Intel® Stratix® plLs de canal FPGA de transceptor E de 10 FPGA não são contadas.