ID do artigo: 000077425 Tipo de conteúdo: Solução de problemas Última revisão: 05/01/2017

Por que o Stratix 10 Native PHY IP Core para inversão de polaridade pipe lane não faz efeito imediatamente?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Quando pipe_rx_polarity é afirmado para inverter a polaridade da pista, pode levar até 24 PCLKs em vez de até 20 PCLKs na geração 1/2 para que os dados invertidos apareçam no barramento rx_parallel_data.

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FPGAs Intel® Stratix® 10 e FPGAs SoC

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