Sim, os requisitos de espaçamento de PLL ATX são aplicáveis ao usar perfis de configuração no IP PLL ATX com dispositivos Arria® 10.
Se seus componentes ATX PLL IP e FPLL IP usarem o recurso de perfil de configuração para reconfigurar para diferentes taxas de dados, você deve verificar manualmente se o requisito de espaçamento é atendido para todas as combinações de perfil de configuração.
Um aviso crítico deve ser produzido pelo software Quartus® Prime quando o PLL ATX para PLL ATX ou ATX PLL para o requisito de espaçamento de FPLL for violado. Um exemplo de aviso crítico está abaixo.
Aviso crítico (18499): PLL ATX <Gen_LHDx0.LHDx1|Gen_ATXPLL! Gen_ATXUSR0! ATXPLL_i0|xcvr_atx_pll_a10_0|atx_pll_inst> estão muito próximos do <Gen_LHDx1.LHDx1 da ATX PLL|Gen_ATXPLL! Gen_ATXUSR1! xcvr_atx_pll_a10_0 atx_pll_inst> ATXPLL_i0|$|. Para frequências de VCO PLL ATX entre 7,2 GHz e 11,4 GHz, quando duas PLLs ATX operam na mesma frequência de VCO (dentro de 100 MHz), elas devem ser colocadas com 7 PLLs ATX separados.
No entanto, no exemplo abaixo, nenhum aviso crítico será produzido pelo software Quartus® Prime.
ATXPLL restrita à HSSIPMALCPLL_1CB de localização
Perfil 0 = 10G3 (Padrão no momento da compilação)
Perfil 1 = 12G5
ATXPLL limitada à HSSIPMALCPLL_1CT de localização
Perfil 0 = 10G3
Perfil 1 = 12G5 (Padrão no momento da compilação)
O Arria® 10 ATX PLL para PLL ATX e o PLL ATX para o requisito de espaçamento de fPLL estão documentados no "3.1.1. Diretrizes de espaçamento de PLLs de transmissão ao usar a seção ATX PLLs e fPLLs" do guia do usuário do transceptor Arria® 10 PHY IP.