ID do artigo: 000077434 Tipo de conteúdo: Documentação e informações do produto Última revisão: 22/04/2020

Como mesclar PHYs do transceptor Simplex no Platform Designer ao usar dispositivos Intel® Arria® 10 e Intel® Stratix® 10 L-Tile/H-Tile?

Ambiente

    Intel® Quartus® Prime Pro Edition
    JESD
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você pode mesclar os PHYs do transceptor Intel simplex no Designer de plataforma ao usar os dispositivos Intel® Arria® 10 e Intel® Stratix® 10 L-Tile/H-Tile com expressões de nível de fio.

Ao fundir Intel Arria 10 e Intel Stratix de 10 unidades de Tile L/H-Tile simplx PHYs em um único canal físico duplex, uma regra Intel® Quartus® do transceptor de software Prime que deve ser seguida é que a interface de reconfig_address, reconfig_data, reconfig_write e reconfig_read do transceptor Simplx TX e RX Avalon® interface mapeada de memória deve ser comum.

As regras completas de fusão de transceptor estão listadas nos seguintes guias de usuário:

As phYs Intel Arria 10 e Intel Stratix 10 L-Tile/H-Tile simplx TX e RX compartilham um espaço de endereço comum. O Intel Quartus Prime Software Platform Designer produzirá uma mensagem de erro de sobreposição de espaço de endereço se as PHYs TX e RX simplex compartilharem o mesmo espaço de endereço. Corrigir esta sobreposição de espaço de endereço no Designer de plataforma faz com que ele insira a lógica entre as interfaces de transceptor TX e PHY RX Avalon de memória mapeada, violando o requisito de regra do transceptor de transceptor de software Intel Quartus Prime para um barramento Avalon memória mapeada comum. O design não caberá no software Intel Quartus Prime.

Resolução

Você pode usar expressões de nível de fio no Intel Platform Designer para permitir que as PHYs transceptor TX e RX compartilhem o mesmo espaço de endereço.

O exemplo a seguir mostra como você pode usar Expressões de nível de fio dentro do Intel Quartus Prime Software Platform Designer com um PHY transmissor chamado "TX", e um PHY receptor chamado "RX", que estão conectados a uma única ponte de pipeline de interface mapeada com memória Avalon.

TX.reconfig_address = mm_bridge_0.m0_address
TX.reconfig_read =mm_bridge_0.m0_read
TX.reconfig_write = mm_bridge_0.m0_write
TX.reconfig_writedata = mm_bridge_0.m0_writedata
RX.reconfig_address = mm_bridge_0.m0_address
RX.reconfig_read = mm_bridge_0.m0_read
RX.reconfig_write = mm_bridge_0.m0_write
RX.reconfig_writedata = mm_bridge_0.m0_writedata

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Este artigo aplica-se a 2 produtos

FPGAs Intel® Arria® 10 e FPGAs SoC
FPGAs Intel® Stratix® 10 e FPGAs SoC

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